VHDL Simluation vs. Synthese < Sonstige < Programmiersprachen < Praxis < Informatik < Vorhilfe
|
| Status: |
(Frage) überfällig  | | Datum: | 09:46 Mi 22.07.2015 | | Autor: | Kian |
Hi,
Ich lerne im Moment fuer VHDL.
Mir sind die Begriffe Synthese und Simulation noch nicht so klar.
Kurz und Knapp, was versteht man unter Simulation und was unter Synthese, bzw. was ist deren Unterschied? Hab auch im Internet nachgeschaut und auf Englisch recht viel gefunden, leider hat mir das nicht weiter geholfen.
Wuerde micht freuen wenn mir den Unterschied bzw. die zwei Begriffe erklären könnte.
Lg und vielen Dank im voraus! :)
|
|
| |
|
| Status: |
(Mitteilung) Reaktion unnötig  | | Datum: | 10:20 Fr 24.07.2015 | | Autor: | matux |
$MATUXTEXT(ueberfaellige_frage)
|
|
|
|
